基于FPGA和USB儲存裝置的無線通信仿真裝置

暫無

技術(shù)領(lǐng)域\n本發(fā)明屬于無線通信技術(shù)領(lǐng)域，涉及對無線通信的實(shí)現(xiàn)方案及其算法加 以驗(yàn)證的仿真裝置，特別是涉及一種基于FPGA和USB儲存裝置的無線通信 仿真裝置。\n背景技術(shù)\n無線移動通信技術(shù)是對人類生活和社會發(fā)展有著重大影響的熱門技術(shù)， 是當(dāng)今通信領(lǐng)域中最活躍和發(fā)展最迅速的研究課題之一，越來越多的研究機(jī) 構(gòu)和科研資源投入到這一領(lǐng)域的技術(shù)研發(fā)中來。一項(xiàng)新的通信技術(shù)從研發(fā)、 完善到實(shí)際應(yīng)用，需要多次在模擬環(huán)境中進(jìn)行驗(yàn)證，而生成這種模擬環(huán)境的 方法和裝置稱為仿真平臺。為了保證驗(yàn)證結(jié)果的準(zhǔn)確性，要求仿真平臺能夠 生成現(xiàn)實(shí)狀態(tài)下的各種信號和信道，也包括干擾信號，盡可能地模擬現(xiàn)實(shí)的 通信環(huán)境。為了適應(yīng)各種驗(yàn)證需求和不斷提升的處理速度，現(xiàn)有仿真平臺的 構(gòu)建成本已變得異常昂貴，例如，一個帶擴(kuò)頻信號輸出的信號發(fā)生器就高達(dá) 上百萬元。高昂的研究成本和風(fēng)險，已成為制約技術(shù)創(chuàng)新的瓶頸。特別是對 于廣大中小研究機(jī)構(gòu)，許多重要的研究課題因缺少經(jīng)費(fèi)而停滯，研究工作無 法順利進(jìn)行。本發(fā)明人針對這一問題進(jìn)行了大量研究，并提出了一種無線數(shù) 據(jù)通信仿真方法(申請?zhí)枺?00410051639.9)，在運(yùn)用簡單設(shè)備完成復(fù)雜的 仿真工作方面取得了階段性成果，是一次重要突破。但是，隨著研究的深入， 發(fā)現(xiàn)這一技術(shù)還存在著一些不足之處，例如：處理能力和速度有限、不能 夠直觀地顯示即時電路的工作狀態(tài)、沒有包含保證整個電路正常工作的復(fù) 位電路、需要兩臺電腦使用起來不方便。這些問題都限制了該技術(shù)的進(jìn)一 步應(yīng)用。\n發(fā)明內(nèi)容\n本發(fā)明的目的在于針對現(xiàn)有技術(shù)的不足，提供一種低成本的無線通信仿 真平臺，運(yùn)用該平臺對復(fù)雜、高速的無線通信方案及其算法進(jìn)行準(zhǔn)確地驗(yàn)證， 大幅度地降低研究成本。\n本發(fā)明的目的通過以下技術(shù)方案予以實(shí)現(xiàn)。\n本發(fā)明的基于FPGA和USB儲存裝置的無線通信仿真裝置包括：一個信 號產(chǎn)生裝置和一個信號接收處理裝置，信號接收處理裝置包括一臺計(jì)算機(jī)、 一塊帶數(shù)字信號處理芯片DSP的電路板和一個功能模塊，計(jì)算機(jī)通過USB接 口與電路板的JTAG接口串聯(lián)連接；其特征在于：所述的信號產(chǎn)生裝置包括 一個USB存儲裝置、一個USB讀寫器、電平轉(zhuǎn)換電路、SDRAM儲存電路和一 個功能模塊；\n信號產(chǎn)生裝置和信號接受處理裝置的功能模塊均設(shè)置有一個RJ45接口、 一塊含有低壓差分信號技術(shù)LVDS接口的芯片和一塊現(xiàn)場可編程門陣列FPGA 芯片，5V外接穩(wěn)壓電源接口，電源電路，F(xiàn)PGA配置電路，復(fù)位電路，晶振 器電路和狀態(tài)指示電路；\n在信號接收處理裝置部分，F(xiàn)PGA芯片通過I/O接口與DSP芯片的EMIF 接口電氣連接，電源電路的輸入端與5V外接穩(wěn)壓電源接口電氣連接，電源 電路的輸出端與功能模塊上所有芯片的電源接口電氣連接，F(xiàn)PGA配置電路 與FPGA芯片的配置接口電氣連接，復(fù)位電路與FPGA芯片的I/O接口電氣連 接，晶振器電路與FPGA芯片的全局時鐘接口串聯(lián)連接，狀態(tài)指示電路與FPGA 芯片的I/O接口電氣連接；所述的LVDS接口芯片的輸入端與RJ45接口連接， 其輸出端與FPGA芯片的I/O接口電氣連接；\n在信號產(chǎn)生裝置部分，所述的USB讀寫器的輸入端與USB存儲裝置電氣 連接，USB讀寫器的輸出端與電平轉(zhuǎn)換電路的輸入端電氣連接；電源電路的 輸入端、USB讀寫器的5V電源接口和電平轉(zhuǎn)換電路的5V電源接口與所述的 5V外接穩(wěn)壓電源接口電氣連接；FPGA芯片分別通過其I/O接口與電平轉(zhuǎn)換 電路和SDRAM儲存電路電氣連接，電源電路的輸出端與功能模塊上所有芯片 的電源接口以及電平轉(zhuǎn)換電路、SDRAM儲存電路的電源接口電氣連接，F(xiàn)PGA 配置電路與FPGA芯片的配置接口電氣連接，復(fù)位電路與FPGA芯片的I/O接 口電氣連接，晶振器電路與FPGA芯片的全局時鐘接口串聯(lián)連接，狀態(tài)指示電 路與FPGA芯片的I/O接口電氣連接；所述的LVDS接口芯片的輸入端與FPGA 芯片的I/O接口電氣連接，其輸出端與RJ45接口連接；\n所述的信號產(chǎn)生裝置和信號接收處理裝置通過各自的RJ45接口相互串 聯(lián)連接。\n所述的USB存儲裝置為優(yōu)盤、移動硬盤、MP3播放器，或其它具有USB 接口的存儲裝置，用于儲存計(jì)算機(jī)產(chǎn)生的信號源數(shù)據(jù)。\n所述的USB讀寫器，為一個帶USB接口的CH375型讀寫器，用于將連接 在其上的USB存儲裝置中的數(shù)據(jù)讀出，供給后面的電平轉(zhuǎn)換電路。\n所述的電平轉(zhuǎn)換電路由74LVC164245芯片、三極管和電阻構(gòu)成，用于將 USB讀寫器輸出的5V電壓轉(zhuǎn)換為FPGA芯片所支持的3.3V電壓。\n所述的SDRAM儲存電路由MT48LC8M16A2芯片構(gòu)成，其功能是將要發(fā)送 的仿真數(shù)據(jù)按設(shè)定的幀結(jié)構(gòu)存儲起來。\n所述的FPGA芯片選自美國XILINX公司的XC2V500芯片，作為功能模塊 電路的主體，在信號產(chǎn)生裝置部分，其主要功能是將從USB存儲裝置中讀出 的并行數(shù)據(jù)按無線通信的信號流程進(jìn)行一定的信號處理，然后將并行數(shù)據(jù)轉(zhuǎn) 換成串行數(shù)據(jù)發(fā)送出去；在信號接收處理部分，其主要功能是將接收的串行 數(shù)據(jù)讀入，并把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，在對數(shù)據(jù)進(jìn)行必要的運(yùn)算處理后 以并行的方式發(fā)送給DSP芯片。\n所述的電源電路由芯片和外圍器件組成，芯片選自TPS767D301芯片， 其功能是為整個電路提供準(zhǔn)確和穩(wěn)定的電源，它將5V外接穩(wěn)壓電源接口輸 入的5V電壓轉(zhuǎn)變?yōu)?.3V和1.5V，電流輸出能力為1A。\n所述的FPGA配置電路由芯片、JTAG接口和電阻組成，芯片選自XCF04S 芯片，其主要功能是在電路上電時對FPGA的內(nèi)部電路結(jié)構(gòu)進(jìn)行配置，以實(shí) 現(xiàn)本發(fā)明設(shè)計(jì)的既定功能，同時因?yàn)镕PGA?XC2V500芯片的內(nèi)部電路是由其 內(nèi)部的SRAM存儲的，掉電后原來配置的數(shù)據(jù)就會消失，所以XCF04S還起到 保存配置數(shù)據(jù)的作用。\n所述的復(fù)位電路由芯片、開關(guān)按鈕、電容和電阻組成，芯片選自MAX 706S，其功能是為FPGA芯片提供復(fù)位信號、低壓檢測和看門狗的功能，可 以在電路出錯時自動輸出復(fù)位信號或者通過按下復(fù)位開關(guān)按鈕來產(chǎn)生復(fù)位 信號，使電路恢復(fù)到正常狀態(tài)。\n所述的晶振器電路由一個有源石英晶體振蕩器構(gòu)成，其功能是為整個電 路提供穩(wěn)定的時鐘信號，驅(qū)動整個電路按時序工作。\n所述的狀態(tài)指示電路由多個發(fā)光二極管和電阻組成，用于指示電路的各 種工作狀態(tài)，如電源指示，信號發(fā)送指示，信號讀寫指示等等。\n所述的LVDS接口芯片，在信號產(chǎn)生裝置部分采用SN65LVDT41芯片，其 主要功能是將FPGA的輸出的串行信號轉(zhuǎn)換為低壓差分信號輸出給RJ45接 口，便于信號以較長距離進(jìn)行傳輸；在信號接收處理裝置部分采用 SN65LVDT14芯片，其主要功能是將RJ45接口輸入的低壓差分信號轉(zhuǎn)換為串 行信號，便于FPGA對信號采樣輸入；\n所述的帶數(shù)字信號處理芯片DSP的電路板選自C6416DSK、C6711DSK或 者C6701EVM中的一種。\n本發(fā)明與現(xiàn)有技術(shù)相比，具有以下有益效果：\n1.可以方便和及時地將運(yùn)算產(chǎn)生的數(shù)據(jù)返回計(jì)算機(jī)進(jìn)行檢驗(yàn)和顯示，可 以畫眼圖、星座圖、頻譜圖、誤碼率圖等，用途廣泛，操作簡便。用簡單的 設(shè)備就可完成復(fù)雜的仿真研究，大大加快的科研進(jìn)程，降低了試驗(yàn)成本，有 效解決了長期以來困擾科研人員的經(jīng)費(fèi)問題；\n2.由于只采用了一臺計(jì)算機(jī)和一塊帶數(shù)字信號處理芯片DSP的電路板， 相對于在先申請，該仿真裝置結(jié)構(gòu)更為緊湊，使用起來也更加靈活和方便；\n3.信號的接收處理由于采用了FPGA電路，大大減輕了單獨(dú)使用DSP芯 片的工作量，相對于在先申請，該仿真裝置可以處理更為復(fù)雜和高速的無線 通信系統(tǒng)；\n4.由于設(shè)置了狀態(tài)指示電路和復(fù)位電路，便于實(shí)時了解電路的工作狀 態(tài)，當(dāng)出現(xiàn)錯誤時，能夠及時的采取措施，恢復(fù)電路的正常功能。\n5.整個仿真裝置具有更加靈活的工作模式。研究人員可以根據(jù)實(shí)際情 況，將自己感興趣的算法配置到仿真裝置的DSP芯片里或者FPGA芯片里， 進(jìn)而開展有針對性的實(shí)驗(yàn)活動。\n附圖說明\n圖1是本發(fā)明基于FPGA和USB儲存裝置的無線通信仿真裝置的結(jié)構(gòu)示 意框圖；\n圖2是圖1所示信號產(chǎn)生裝置的信號流程圖；\n圖3是圖1所示信號接收處理裝置的信號流程圖；\n圖4是圖1所示電源電路的電路原理圖；\n圖5是圖1所示FPGA芯片配置電路的方框圖；\n圖6是圖1所示FPGA芯片配置電路的電路原理圖；\n圖7是圖1所示復(fù)位電路的電路原理圖；\n圖8是圖1所示晶振器電路的電路原理圖；\n圖9是圖1所示狀態(tài)指示電路的電路原理圖；\n圖10是圖1所示信號產(chǎn)生裝置部分LVDS電路的電路原理圖；\n圖11是圖1所示信號接收處理裝置部分LVDS電路的電路原理圖；\n圖12是圖1所示FPGA芯片與DSP芯片的連接電路的電路原理圖；\n圖13是圖1所示優(yōu)盤、USB讀寫器、電平轉(zhuǎn)換電路與FPGA芯片進(jìn)行連接 的電路原理圖；\n圖14是圖1所示FPGA芯片與SDRAM芯片的連接電路原理圖；\n圖15是本發(fā)明無線通信仿真裝置所畫出的接收端的眼圖；\n圖16是本發(fā)明無線通信仿真裝置所畫出的接收端的星座圖；\n圖17是本發(fā)明無線通信仿真裝置所畫出的接收端的頻譜圖；\n圖18是本發(fā)明無線通信仿真裝置所畫出的接收端的兩種自適應(yīng)算法的收 斂曲線比較圖；\n具體實(shí)施方式\n下面結(jié)合附圖對本發(fā)明作進(jìn)一步的詳細(xì)描述，但它們并不是對本發(fā)明內(nèi) 容的限定。\n實(shí)施例1\n如圖1所示，一種基于FPGA和USB儲存裝置的無線通信仿真裝置，包 括一個信號產(chǎn)生裝置100和一個信號接收處理裝置200。信號產(chǎn)生裝置包括 一個優(yōu)盤120、一個帶USB接口的CH375型讀寫器130、電平轉(zhuǎn)換電路140、 SDRAM儲存電路150和一個功能模塊210。信號接收處理裝置包括一臺計(jì)算 機(jī)201、一塊美國德州儀器公司生產(chǎn)的C6416DSK電路板202和一個功能模塊 210，電路板202上設(shè)置有TMS320C6416DSP芯片；計(jì)算機(jī)201通過USB接口 與電路板202的JTAG接口串聯(lián)連接。\n信號產(chǎn)生裝置100的功能模塊210上設(shè)置有一個RJ45接口270和一塊 含有低壓差分信號技術(shù)LVDS接口的SN65LVDT41芯片180；該功能模塊210 上還設(shè)置有一塊美國XILINX公司生產(chǎn)的，型號為XC2V500的現(xiàn)場可編程門 陣列FPGA芯片211，以及5V外接穩(wěn)壓電源接口215，電源電路220，F(xiàn)PGA 配置電路230，復(fù)位電路240，晶振器電路250和狀態(tài)指示電路260；5V外 接穩(wěn)壓電源接口215與電源電路220的輸入端、USB讀寫器130和電平轉(zhuǎn)換 電路140的5V電源引腳直接相連。電源電路220的輸出端與功能模塊210 上所有芯片的電源接口以及電平轉(zhuǎn)換電路140、SDRAM儲存電路150的電源 接口電氣連接，F(xiàn)PGA配置電路230與FPGA芯片的配置接口電氣連接，復(fù)位 電路240與FPGA芯片的I/O接口電氣連接，晶振器電路250與FPGA芯片的 全局時鐘接口串聯(lián)連接，狀態(tài)指示電路260與FPGA芯片的I/O接口電氣連接； 所述的LVDS接口芯片180的輸入端與FPGA芯片211的I/O接口電氣連接， 其輸出端與RJ45接口270連接；所述的優(yōu)盤120直接插在USB讀寫器130 的USB接口上，USB讀寫器的輸出端與電平轉(zhuǎn)換電路140的輸入端電氣連接； 電平轉(zhuǎn)換電路140的輸出端與FPGA芯片211的I/O接口電氣連接，SDRAM 儲存電路150的地址引腳與數(shù)據(jù)引腳與FPGA芯片211的I/O接口電氣連接。\n信號接收處理裝置200的功能模塊210上設(shè)置有一個RJ45接口270和 一塊含有低壓差分信號技術(shù)LVDS接口的SN65LVDT14芯片280；該功能模塊 210上還設(shè)置有一塊美國XILINX公司生產(chǎn)的，型號為XC2V500的現(xiàn)場可編程 門陣列FPGA芯片211，以及5V外接穩(wěn)壓電源接口215，電源電路220，F(xiàn)PGA 配置電路230，復(fù)位電路240，晶振器電路250和狀態(tài)指示電路260；5V外 接穩(wěn)壓電源接口215與電源電路220的輸入端直接相連，電源電路220的輸 出端與功能模塊210上所有芯片的電源接口電氣連接，F(xiàn)PGA配置電路230 與FPGA芯片的配置接口電氣連接，復(fù)位電路240與FPGA芯片的I/O接口電 氣連接，晶振器電路250與FPGA芯片的全局時鐘接口串聯(lián)連接，狀態(tài)指示電 路260與FPGA芯片的I/O接口電氣連接；所述的LVDS接口芯片280的輸入 端與RJ45接口連接，其輸出端與FPGA芯片的I/O接口電氣連接；所述的FPGA 芯片211通過I/O接口與DSP芯片的EMIF接口電氣連接。\n信號產(chǎn)生裝置100和信號接收處理裝置200通過各自功能模塊上的RJ45 接口270用網(wǎng)線301相互串聯(lián)連接。\n如圖1、圖4所示，電源電路220由TPS767D301芯片和一些外圍器件組 成，為整個電路提供準(zhǔn)確和穩(wěn)定的電源。它的輸出電壓分別為3.3V和1.5V， 電流輸出能力為1A。TPS767D301芯片上的兩個IN1引腳和兩個IN2引腳和 5V外接電源穩(wěn)壓接口相連，5V外接穩(wěn)壓電源接口和地之間并聯(lián)了兩個電容 C1和C2；兩個OUT1引腳相連輸出1.5V電源，1.5V電源輸出接口和地之間 通過電容C3連接。FB1引腳通過電阻R3與1.5V電源輸出接口連接，同時 FB1引腳通過電阻R4接地。兩個OUT2引腳相連輸出3.3V電源，3.3V電源 輸出接口和地之間通過電容C4連接。復(fù)位引腳RESET1#和RESET2#分別通過 電阻R1和R2與3.3V電源輸出接口連接。GND1、EN1#、GND2、EN2#引腳接 地。\n如圖5、圖6所示，F(xiàn)PGA的配置電路230采用XCF04S芯片231、JTAG接 口232和電阻組成。計(jì)算機(jī)201的并口通過一個JTAG仿真線233和配置電 路230里的JTAG接口232相連，所述的JTAG接口232分別與FPGA芯片211 的配置接口、FPGA配置芯片231電氣連接。其中JTAG接口232的第1引腳 和XCF04S芯片231的TDI引腳相連，JTAG接口232的第2引腳和FPGA?XC2V500 芯片211的B14引腳以及XCF04S芯片231的TMS引腳之間的連線相連；JTAG 接口第3引腳和FPGA?XC2V500芯片211的A15引腳以及XCF04S芯片231的 TCK引腳之間的連線相連；JTAG接口的第4引腳和FPGA?XC2V500芯片211 的C15引腳相連；JTAG接口的第5引腳接地，第6引腳和3.3V電源接口相 連。FPGA?XC2V500芯片211的P13引腳和XCF04S芯片231的D0引腳相連。 FPGA?XC2V500芯片211的C2引腳和XCF04S芯片231的TD0引腳相連。FPGA XC2V500芯片211的T13引腳和XCF04S芯片231的OE/RESET#引腳相連，同 時它們之間的連線通過電阻R9和3.3V電源接口相連。FPGA?XC2V500芯片 211的R14引腳和XCF04S芯片231的CE#引腳相連，同時它們之間的連線通 過電阻R10和3.3V電源接口相連。FPGA?XC2V500芯片211的A2引腳和XCF04S 芯片231的CF#引腳相連，同時它們之間的連線通過電阻R11和3.3V電源接 口相連。FPGA?XC2V500芯片211的P15引腳和XCF04S芯片231的CLK引腳 相連。FPGA?XC2V500芯片211的T2引腳通過電阻R12與地相連，P2引腳通 過電阻R13與地相連，R3引腳通過電阻R14與地相連。XCF04S芯片231的 VCCINT引腳、VCC0引腳和VCCI引腳直接與3.3V電源接口相連。XCF04S芯 片231的GND引腳接地。\n如圖7所示，復(fù)位電路240采用MAX?706S芯片241、SW1開關(guān)按鈕242 和電阻組成。MAX706S芯片241的WD0#引腳、RESET#引腳、WDI引腳、PF0# 引腳分別和所述的FPGA?XC2V500芯片211的E6引腳、C8引腳、D7引腳、 B7引腳直接相連。MAX706S芯片241的VCC引腳和3.3V電源接口直接相連； MAX706S芯片241的PFI引腳分別通過電阻R5和電阻R6與地和5V電源接口 相連；MAX706S芯片241的MR#引腳通過電容C5和SW1開關(guān)按鈕242與地直 接并聯(lián)連接；MAX706S芯片241的GND引腳直接接地。\n如圖8所示，晶振器電路250由一個有源石英晶體振蕩器構(gòu)成，其功能 是為整個電路提供穩(wěn)定的時鐘信號，驅(qū)動整個電路按時序工作。晶振器電路 250的OUT引腳和所述的FPGA?XC2V500芯片211的A8引腳直接相連；晶振 器電路250的VCC引腳和3.3V電源接口直接相連；晶振器電路250的GND 引腳接地。\n如圖9所示，狀態(tài)指示電路260由多個發(fā)光二極管和電阻組成，F(xiàn)PGA XC2V500芯片211的B10引腳通過電阻R15、發(fā)光二極管D1接地；FPGA?XC2V500 芯片211的D10引腳通過電阻R16、發(fā)光二極管D2接地；FPGA?XC2V500芯 片211的E11引腳通過電阻R17、發(fā)光二極管D3接地；FPGA?XC2V500芯片 211的B11引腳通過電阻R18、發(fā)光二極管D4接地；FPGA?XC2V500芯片211 的D11引腳通過電阻R19、發(fā)光二極管D5接地；FPGA?XC2V500芯片211的 B12引腳通過電阻R20、發(fā)光二極管D6接地；FPGA?XC2V500芯片211的D12 引腳通過電阻R21、發(fā)光二極管D7接地；FPGA?XC2V500芯片211的C13引 腳通過電阻R22、發(fā)光二極管D8接地；5V電源接口通過電阻R23、發(fā)光二極 管D9接地。\n如圖10、圖11所示，所述的LVDS電路，在信號產(chǎn)生裝置部分采用 SN65LVDT41芯片180，在信號接收處理裝置部分采用SN65LVDT14芯片280， 兩個芯片都是一邊與FPGA芯片211的I/O接口電氣連接，另一邊與RJ45接 口270串聯(lián)連接。其中在信號產(chǎn)生裝置100部分，所述的SN65LVDT41芯片 180的1D、2D、3D、4D引腳分別與所述的FPGA?XC2V500芯片211的D9、C16、 D16、E13引腳直接相連；SN65LVDT41芯片180的1Y、1Z、2Y、2Z、3Y、3Z、 4Y、4Z引腳分別與所述的RJ45接口270的第8、7、6、5、4、3、2、1引腳 直接相連；SN65LVDT41芯片180的兩個VCC引腳與3.3V電源接口直接相連； SN65LVDT41芯片180的三個GND引腳接地；所述的RJ45接口270的第9、 10引腳接地。在信號接收處理裝置200部分，所述的SN65LVDT14芯片280 的1R、2R、3R、4R引腳分別與所述的FPGA?XC2V500芯片211的D9、C16、 D16、E13引腳直接相連；SN65LVDT14芯片280的1A、1B、2A、2B、3A、3B、 4A、4B引腳分別與所述的RJ45接口270的第8、7、6、5、4、3、2、1引腳 直接相連；SN65LVDT14芯片280的兩個VCC引腳與3.3V電源接口直接相連； SN65LVDT14芯片280的三個GND引腳接地；所述的RJ45接口270的第9、 10引腳接地。\n如圖12所示，所述的FPGA?XC2V500芯片211的I/O接口與所述的帶數(shù) 字信號處理芯片DSP的C6416DSK電路板202的EMIF接口電氣相連。具體是， C6416DSK電路板202從AED31到AED0的三十二個引腳分別與所述的FPGA XC2V500芯片211的C1、D1、D3、D2、E4、E3、E2、E1、F4、F3、F2、F1、 F5、G5、G4、G3、G2、G1、H4、H3、H2、H1、J1、J2、J3、J4、K1、K2、K3、 K4、K5、L5引腳直接相連；所述的C6416DSK電路板202從AEA2到AEA21 的二十個引腳分別與所述的FPGA?XC2V500芯片211的P8、N8、T7、R7、P7、 N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引腳直接 相連；所述的C6416DSK電路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、 ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分別與所述的FPGA?XC2V500芯片211 的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引腳直接相連；\n如圖13所示，在信號產(chǎn)生裝置，所述的優(yōu)盤120直接插在USB讀寫器 CH375模塊130的USB接口上，CH375模塊130的輸出端與電平轉(zhuǎn)換電路140 的輸入端電氣連接，電平轉(zhuǎn)換電路140的輸出端與XC2V500芯片211的I/O 接口電氣連接。具體是，所述的CH375模塊130的VCC引腳與5V外接穩(wěn)壓 電源接口直接相連，5V電源通過電容C41與地連接，GND引腳接地，CH375 模塊130的從D0到D7的八個引腳分別與電平轉(zhuǎn)換電路140中的74LVC164245 芯片141的從1B1到1B8的八個引腳直接相連，CH375模塊130的A0、RD#、 WR#、STA#、CS#五個引腳分別與所述的74LVC164245芯片141的2B2、2B3、 2B4、2B5、2B6五個引腳直接相連。所述的74LVC164245芯片141的兩個 VCCB-5V引腳與5V外接穩(wěn)壓電源接口直接相連。所述的74LVC164245芯片 141的兩個VCCA-3.3V引腳和一個DIR2引腳分別與3.3V電源接口直接相連。 所述的74LVC164245芯片141的八個GND引腳接地。所述的74LVC164245芯 片141的從1A1到1A8的八個引腳分別與所述的XC2V500芯片211的J16、 J15、J14、J13、K16、K15、K14、K13的八個引腳直接相連。所述的74LVC164245 芯片141從2A2到2A6的五個引腳分別與所述的XC2V500芯片211的L16、 L15、L14、L13、M16的五個引腳直接相連。所述的74LVC164245芯片141 的OE1#、OE2#引腳同時與所述的XC2V500芯片211的M14引腳直接相連。所 述的74LVC164245芯片141的DIR1引腳與所述的XC2V500芯片211的N15 引腳直接相連。所述的CH375模塊130的INT#引腳通過電R7與三極管Q1 的基極相連。所述的三極管Q1的集電極在和所述的XC2V500芯片211的N16 引腳直接相連的同時，通過電阻R8與3.3V電源接口相連。所述的三極管Q1 的發(fā)射極接地。\n如圖14所示，在信號產(chǎn)生裝置，所述的SDRAM?MT48LC8M16A2芯片150 的引腳與FPGA芯片211的I/O接口電氣連接。具體是，所述的MT48LC8M16A2 芯片150的三個VDD引腳和四個VDDQ引腳與3.3V電源接口直接相連。所述 的MT48LC8M16A2芯片150的三個VSS引腳和四個VSSQ引腳接地。所述的 MT48LC8M16A2芯片150的從A0到A12/NC的十三個引腳分別與所述的 XC2V500芯片211的J1、J2、J3、J4、K1、K2、K3、K4、K5、L5、L1、L2、 L3的十三個引腳直接相連。所述的MT48LC8M16A2芯片150從DQ0到DQ15 的十六個引腳分別與所述的XC2V500芯片211的T3、T4、P4、R4、N5、P5、 R5、T5、N6、P6、R6、T6、M6、M7、N7、P7的十六個引腳直接相連。所述的 MT48LC8M16A2芯片150的WE#、CAS#、RAS#、CS#、BA0、BA1、CKE、CLK、 DQML、DQMH的十個引腳分別與所述的XC2V500芯片211的E1、F4、F3、F2、 F1、F5、G5、G4、G3、G2的十個引腳直接相連。\n如圖2、圖3所示，該無線通信仿真裝置中，信號產(chǎn)生設(shè)備100按圖2 所示的信號流程產(chǎn)生CDMA無線通信信號。具體是：計(jì)算機(jī)201按信號流程 510所示的步驟進(jìn)行處理后，生成的數(shù)據(jù)由優(yōu)盤120儲存，該信號流程510 即圖2中的前半部分包括：源信號產(chǎn)生500、擴(kuò)頻501、加擾502、編碼503、 成幀504。由所述的FPGA?XC2V500芯片運(yùn)行圖2中后半部分的信號流程511， 該流程511包括：基帶調(diào)制505、信道507、同時疊加上噪聲506和干擾信 號508。信號接收處理設(shè)備200按圖3所示的信號流程對接收到的CDMA無線 通信信號進(jìn)行處理。具體是由所述的FPGA?XC2V500芯片運(yùn)行圖3中前半部 分的信號流程610，流程610包括：基帶解調(diào)600、自適應(yīng)信號處理601。由 所述的C6416DSK電路板202運(yùn)行圖3中后半部分的信號流程611，流程611 包括：解碼602、解擾603、解擴(kuò)604、判決605，同時將各種處理完的數(shù)據(jù) 輸出給所述的信號接收處理設(shè)備200的計(jì)算機(jī)201，繪制出星座圖、眼圖、 頻譜圖、誤碼率圖等各種效果圖。\n圖15～圖18為基于該無線通信仿真裝置，按圖2和圖3所示的信號處 理流程所畫出的效果圖，分別畫出了接收端的眼圖、星座圖、頻譜圖和兩種 自適應(yīng)算法的收斂曲線比較圖。\n實(shí)施例2\n重復(fù)實(shí)施例1，有以下不同點(diǎn)：所述的帶數(shù)字信號處理芯片DSP的電路板 202為C6711DSK。\n實(shí)施例3\n重復(fù)實(shí)施例1，有以下不同點(diǎn)：所述的帶數(shù)字信號處理芯片DSP的電路板 202為C6701EVM。\n實(shí)施例4\n重復(fù)實(shí)施例1，有以下不同點(diǎn)：將圖2所示的自適應(yīng)信號處理模塊601， 置于所述的由帶數(shù)字信號處理芯片DSP的電路板202所運(yùn)行的信號流程611 中運(yùn)行。\n實(shí)施例5～6\n重復(fù)實(shí)施例1，有以下不同點(diǎn)：USB存儲裝置分別為移動硬盤或MP3播放 器。