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VDMOS器件的制作方法

發(fā)明專利無效專利

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CN201610127722.2
IPC分類號：H01L21/336;H01L29/423;H01L29/10
申請日期：
2016-03-07
申請人：
北大方正集團有限公司;深圳方正微電子有限公司

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權利要求

說明書

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法律信息

引證文獻

著錄項信息

專利名稱	VDMOS器件的制作方法
申請?zhí)?/td>	CN201610127722.2	申請日期	2016-03-07
法律狀態(tài)	駁回	申報國家	中國
公開/公告日	2017-09-15	公開/公告號	CN107170682A
優(yōu)先權	暫無	優(yōu)先權號	暫無
主分類號	H01L21/336 ? IPC結構圖譜： H 電學 H9 電學 H01 基本電氣元件 H01L 半導體器件；其他類目中不包括的電固體器件（使用半導體器件的測量入G01；一般電阻器入H01C；磁體、電感器、變壓器入H01F；一般電容器入H01G；電解型器件入H01G 9/00；電池組、蓄電池入H01M；波導管、諧振器或波導型線路入H01P；線路連接器、匯流器入H01R；受激發(fā)射器件入H01S；機電諧振器入H03H；揚聲器、送話器、留聲機拾音器或類似的聲機電傳感器入H04R；一般電光源入H05B；印刷電路、混合電路、電設備的外殼或結構零部件、電氣元件的組件的制造入H05K；在具有特殊應用的電路中半導體器件的使用見該應用的小類）〔2〕 H01L21/00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備〔2，8〕 H01L21/02 半導體器件或其部件的制造或處理〔2，8〕 H01L21/04 至少具有一個躍變勢壘或表面勢壘的器件，例如PN結、耗盡層、載體集結層〔2〕 H01L21/18 器件有由周期表Ⅳ族元素或含有/不含有雜質的AⅢBⅤ族化合物構成的半導體，如摻雜材料〔2，6，7〕 H01L21/334 制造單極型器件的臺階式工藝〔5〕 H01L21/335 場效應晶體管〔5〕 H01L21/336 帶有絕緣柵的〔5〕	IPC分類號	H;0;1;L;2;1;/;3;3;6;;;H;0;1;L;2;9;/;4;2;3;;;H;0;1;L;2;9;/;1;0查看分類表>
申請人	北大方正集團有限公司;深圳方正微電子有限公司	申請人地址	北京市海淀區(qū)成府路298號中關村方正大廈9層變更專利地址、主體等相關變化，請及時變更，防止失效
權利人	北大方正集團有限公司,深圳方正微電子有限公司	當前權利人	北大方正集團有限公司,深圳方正微電子有限公司
發(fā)明人	趙圣哲
代理機構	北京同立鈞成知識產(chǎn)權代理有限公司	代理人	陶敏;黃健

摘要

本發(fā)明實施例提供一種VDMOS器件的制作方法，該方法包括：提供襯底，并在襯底上依次制作外延層和柵氧化層；在柵氧化層上生長多晶硅層，并對多晶硅層和柵氧化層進行刻蝕，保留位于第一區(qū)域和第二區(qū)域上的多晶硅層和柵氧化層，形成分裂柵；制作第一體區(qū)和第二體區(qū)；制作分裂柵的側墻；對多晶硅層進行低阻化處理，并制作第一源區(qū)、第二源區(qū)和JFET低阻區(qū)，JFET低阻區(qū)位于第一源區(qū)和第二源區(qū)之間的外延層內(nèi)，JFET低阻區(qū)的深度小于第一體區(qū)和第二體區(qū)的深度，寬度小于第一源區(qū)和第二源區(qū)之間的距離，大于第一區(qū)域和第二區(qū)域之間的距離；制作器件的介質層和金屬層。本發(fā)明實施例提供的VDMOS器件的制作方法能夠降低VDMOS器件的導通電阻和反饋電容，提高器件的性能。

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